반도체 - 메모리 - CXL(Compute Express Link)

획기적인 D램  용량 확장 , 효율적인 데이터 처리, 데이터 처리량의 증가

 

획기적인 D램  용량 확장

기존 서버 구조를 통째로 바꾸거나 교체하지 않고도 인터페이스 개선만으로 시스템 내 D램 용량 Scale Up.

 

효율적인 데이터 처리

고대역폭을 획기적으로 확장, 서로 다른 기종의 메모리 공유가 가능해 효과적으로 자원을 활용 가능

 

데이터 처리량의 증가

가속기와 CPU가 함께 활용돼 시스템 연산 속도를 활성화 시킴으로써, 심화된 ‘지연 현상 최소화’에도 기여

 

(개념) CPU와 주변장치 간 직렬 통신을 위한 PCIe 기반 하드웨어 인터커넥트

CPU와 메모리, 가속기, 스토리 지 등 컴퓨팅 자원의 효율적 통신을 지원하여 시스템 확장성을 높이는 고속 연결망 기술

- 2019 년에 인텔로 대표되는 x86 진영에서 발족한 CXL 컨소시엄에 의해 처음 제안

 

 

- CXL 프로토콜 구조

서브 프로토콜 명	개념	특징
CXL.io	장치 탐색(Device Enumeration), DMA(Direct Memory Access) 등 PCIe와 유사한 기능을 제공하는 서브 프로토콜	- PCIe의 기능 외 CXL 장치 접근 시 PCIe 대비 낮은 접근 지연 시간을 보장 -모든 CXL 장치 유형에서 공통으로 사용되는 서브 프로토콜
CXL.cache	호스트의 캐시 메모리와 CXL 장치의 캐시 메모리 간 일관성을 유지하는 데 사용	- 비대칭형 프로토콜로서 호스트 프로세서가 캐 시 일관성에 대한 책임을 지고 캐시 일관성이 훼손되는 경우 snoop 트랜잭션을 통해 일관성 을 유지 - 일관성 유지 프로토콜은 MESI(Modified, Exclusive, Shared, Invalid) 를 사용
CXL.mem	호스트 프로세서가 캐시 라인 단위(i.e., 64byte)로 메모리 접근법(load/store)을 통해 주변장치의 메모리 에 접근할 수 있게 하는 기능을 제공	- 호스트 프로세서는 주변장치의 메모리를 자신의 로컬 메모리처럼 사용

- CXL의 물리 계층은 PCIe의 PHY 계층에 CXL logical PHY를 추가한 형태이다. 물리 계층의 상단에는 CXL.io 프 로토콜의 트랜잭션과 CXL.mem, CXL.cache 프로토 콜의 트랜잭션을 구분하기 위한 MUX가 위치하며, MUX 상단에는 각 서브 프로토콜에 해당하는 링크 계층과 트랜잭션 계층이 위치한다.

 

 

Memory Machine을 이용한 확장성 있는 VM 운영

 

 

 

 

 

https://news.samsungsemiconductor.com/kr/ai-%EC%8B%9C%EB%8C%80%EB%A5%BC-%EC%9D%B4%EB%81%8C-%EC%B0%A8%EC%84%B8%EB%8C%80-d%EB%9E%A8-cxl-%EB%A9%94%EB%AA%A8%EB%A6%AC%EC%9D%98-%EB%AA%A8%EB%93%A0-%EA%B2%83/

AI 시대를 이끌 차세대 D램, ‘CXL 메모리’의 모든 것

https://www.sedaily.com/NewsView/29YK4QFTMW

20조 시장 CXL 메모리 뜬다…삼성·SK하이닉스, 기술 선점 진격 [biz-플러스]

https://ettrends.etri.re.kr/ettrends/206/0905206006/

CXL 메모리 및 활용 소프트웨어 기술 동향

https://ettrends.etri.re.kr/ettrends/204/0905204003/023-033.%20%EA%B9%80%EC%84%A0%EC%98%81_204%ED%98%B8.pdf

 

023-033. 김선영_204호.pdf

2.20MB

062-073. 안후영_206호.pdf

2.23MB