반도체 - 메모리 - 인텔의 EMIB와 TSMC의 CoWoS 비교

https://www.chipstrat.com/p/advanced-packaging-intels-emib-vs

이 자료는 인공지능(AI) 가속기의 성능을 극대화하기 위해 필수적인 차세대 반도체 패키징 기술인 인텔의 EMIB와 TSMC의 CoWoS를 심도 있게 비교 분석합니다. 단일 칩의 크기 한계인 레티클 리밋(Reticle Limit)을 극복하기 위해 여러 개의 다이를 하나로 연결하는 2.5D 패키징의 중요성을 강조하며, 특히 엔비디아의 차세대 GPU 사례를 통해 기술적 도전 과제를 설명합니다. 저자는 공정 단계의 단순화와 패널 레벨 활용도 측면에서 인텔의 EMIB 방식이 TSMC의 인터포저 기반 방식보다 생산 비용 및 수율, 확장성 면에서 경제적 우위에 있다고 평가합니다. 결과적으로 칩의 크기가 커질수록 패키징 기술이 반도체 산업의 핵심적인 경제적 변수가 될 것임을 시사하며 두 거대 파운드리의 전략적 차이를 명확히 보여줍니다.

오른쪽 아래: 루빈 울트라, 무시무시한 녀석.

 

칩의 성능을 향상시키는 기존 방식은 칩의 크기를 키우는 것이었습니다. 즉, 더 많은 트랜지스터, 더 많은 연산 능력, 더 많은 병렬 처리 기능을 칩 하나에 담는 방식이었죠.

"더 큰" 크기의 한계는 레티클 제한 입니다 . 레티클이란 리소그래피 스테퍼가 한 번의 노출로 패턴을 만들 수 있는 최대 영역을 말합니다. 약 26mm × 33mm, 즉 대략 858mm²입니다 .

 

이것이 바로 첨단 패키징입니다. 가속기 규모가 커질수록 패키징 자체의 비용이 주요 경제 변수가 됩니다.

2D 방식 은 하나 이상의 다이가 유기 기판 위에 직접 놓이는 구조입니다. 인터포저나 브리지가 없으며, 배선은 기판 자체를 통과합니다.

 

2.5D 공정은 다이와 기판 사이에 수동 실리콘 라우팅 레이어를 추가합니다. 이는 완전한 실리콘 인터포저, 인텔 EMIB처럼 기판에 내장된 실리콘 브리지, 또는 TSMC CoWoS-L처럼 RDL 인터포저 내부에 있는 실리콘 브리지일 수 있습니다. 이 레이어는 미세 피치 라우팅과 경우에 따라 TSV를 포함하지만, 작동하는 트랜지스터는 포함하지 않습니다. 신호를 전달하는 역할만 하며 연산 기능은 없습니다.